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AMD/FPGA


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1. 개요2. 용어3. 개발 환경
3.1. Vivado3.2. Vitis
4. 6 Series (45 nm)
4.1. Spartan 6 FPGA
4.1.1. 아키텍처4.1.2. 제품별 사양
5. 7 Series (28 nm)
5.1. 아키텍처5.2. 동작 속도
5.2.1. Speed Grade5.2.2. 메모리 컨트롤러
5.3. 제품별 사양
5.3.1. Spartan 7 FPGA5.3.2. Artix 7 FPGA5.3.3. Kintex 7 FPGA5.3.4. Virtex 7 FPGA5.3.5. Zynq 7000 SoC
6. UltraScale (20 nm)
6.1. 아키텍처6.2. 동작 속도
6.2.1. Speed Grade6.2.2. 메모리 컨트롤러
6.3. 제품별 사양
6.3.1. Kintex UltraScale6.3.2. Virtex UltraScale
7. UltraScale+ (16 nm)
7.1. 아키텍처7.2. 동작 속도
7.2.1. Speed Grade7.2.2. 메모리 컨트롤러
7.3. 제품별 사양
7.3.1. Spartan UltraScale+7.3.2. Artix UltraScale+7.3.3. Kintex UltraScale+7.3.4. Virtex UltraScale+7.3.5. Zynq UltraScale+ MPSoC7.3.6. Zynq UltraScale+ RFSoC
8. Versal (Gen 1, 7 nm)
8.1. 아키텍처8.2. 제품별 사양
8.2.1. Versal AI Edge Series8.2.2. Versal AI Core Series8.2.3. Versal Prime Series8.2.4. Versal Premium Series8.2.5. Versal HBM Series8.2.6. Versal RF Series
9. Versal (Gen 2, 6 nm)
9.1. 아키텍처9.2. 제품별 사양
9.2.1. Versal AI Edge Series Gen 29.2.2. Versal Prime Series Gen 29.2.3. Versal Premium Series Gen 2
10. 개발 보드
10.1. 레퍼런스 보드10.2. 교육용 보드10.3. 상용 보드

1. 개요

AMD의 FPGA 제품에 대해 다루는 문서이다.

2. 용어

  • Configurable Logic Blocks, CLB
  • Clock Management Tile, CMT:
  • 동작 온도 범위
    • 상용(Commercial, C): 0°C to +85°C
    • 확장(Extended, E): 0°C to +100°C
    • 산업용(Industrial, I): -40°C to +100°C
    • 확장(Expanded, Q): -40°C to +125°C

3. 개발 환경

3.1. Vivado

파일:상세 내용 아이콘.svg   자세한 내용은 Vivado 문서
#!if (문단 == null) == (앵커 == null)
를
#!if 문단 != null & 앵커 == null
의 [[Vivado#s-|]]번 문단을
#!if 문단 == null & 앵커 != null
의 [[Vivado#|]] 부분을
참고하십시오.
무료로 제공되는 Standard Edition 및 유료 Enterprise Edition이 있으며, Standard Edition은 지원되는 FPGA 장치의 종류가 제한된다.
모델 Standard Edition Enterprise Edition
7 시리즈
Spartan-7 XC7S6 - XC7S100 전체 모델
Artix-7 XC7A12T - XC7A200T 전체 모델
Kintex-7 XC7K70T, XC7K160T 전체 모델
Virtex-7 - 전체 모델
Zynq 7000 XC7Z010 - XC7Z020, XC7Z030,
XC7Z007S - XC7Z014S 		전체 모델
UltraScale 시리즈
Kintex UltraScale XCKU025 - XCKU035 전체 모델
Virtex UltraScale - 전체 모델
UltraScale+ 시리즈
Spartan UltraScale+ XCSU10P - XCSU35P 전체 모델
Artix UltraScale+ XCAU10P - XCAU25P 전체 모델
Kintex UltraScale+ XCKU3P - XCKU5P 전체 모델
Virtex UltraScale+ - 전체 모델
Zynq UltraScale+ MPSoC XCZU1CG - XCZU7CG,
XCZU1EG - XCZU7EG,
XCZU4EV - XCZU7EV 		전체 모델
Zynq UltraScale+ RFSoC - 전체 모델
Versal 시리즈
Versal AI Edge XCVE2002 - XCVE2302 전체 모델
Versal AI Core - 전체 모델
Versal Prime XCVM1102 전체 모델
Versal Premium - 전체 모델
Versal HBM - 전체 모델
Versal 시리즈 (2세대)
Versal AI Edge Gen 2 - 전체 모델
Versal Prime Gen 2 - 전체 모델
Versal Premium Gen 2 - 전체 모델
Alveo/Kria
Alveo card 전체 모델 전체 모델
Kria SOM 전체 모델 전체 모델

3.2. Vitis

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의 [[Vitis#s-|]]번 문단을
#!if 문단 == null & 앵커 != null
의 [[Vitis#|]] 부분을
참고하십시오.
고급 언어를 사용하여 하드웨어를 설계하는 용도의 HLS 툴이다.


4. 6 Series (45 nm)

2009년 출시되었다. UMC 40 nm 기반 Virtex-6 및 삼성전자 45 nm 기반 Spartan-6 제품군으로 구성되며, Virtex-6 제품군은 2022년 생산이 중단되어 현재는 단종 상태이며, Spartan 6 제품군은 2030년 이후 단종 예정이다.

4.1. Spartan 6 FPGA

2009년 출시된 저전력·저가형 제품군이다. 삼성전자 45 nm 공정으로 제조된다. 2010년대 임베디드 및 산업 분야에서 거둔 성공에 힘입어 2030년까지 제품 수명이 연장되었다.

4.1.1. 아키텍처

  • 타일 구조
    FPGA는 I/O column, CLB column, Block RAM column, DSP column, Clock Management Tile column 등으로 구성됨
  • CLB(Configurable Logic Block) 구조
    • 하나의 CLB는 1개의 SLICEX와 1개의 SLICEL 또는 SLICEM으로 구성됨
    • 2개의 슬라이스는 총 8개의 6-input LUT, 16개의 FF, 1개의 4-bit carry chain을 제공함
    • 전체 슬라이스에서 각각의 비율은 SLICEX 50%, SLICEL 25%, SLICEM 25%
      • SLICEL과 SLICEM 사이의 비율은 제품에 따라 조금씩 다를 수 있음
    • 하나의 슬라이스는 4개의 6-input LUT 및 8개의 플립플롭으로 구성됨
      • 하나의 6-input LUT은 동일한 입력을 받는 2개의 5-input LUT으로 구성 가능
      • SLICEL/SLICEM은 2개 또는 4개의 LUT를 MUX로 결합하여 7-input 또는 8-input LUT으로 사용 가능 (wide MUX)

      - SLICEX: LUT 및 Flip-flop(FF)만 제공하는 기본적인 슬라이스
      - SLICEL/SLICEM: 4-bit carry logic[1] 및 wide MUX[2] 포함
      - SLICEM: LUT를 시프트 레지스터 또는 RAM으로 사용 가능 (Distributed RAM)
  • 인터커넥트 구조
    • 각각의 CLB는 switch matrix를 통해 외부 배선과 연결되며, 4가지 종류의 연결이 지원된다.
    • Fast: 한 CLB의 출력을 동일 CLB의 입력과 연결한다.
    • Single: 한 CLB를 가로/세로 방향으로 인접한 CLB와 연결한다.
    • Double: 한 CLB를 가로/세로/대각선 방향으로 2칸 떨어진 CLB와 연결한다. (대각선 = 가로 1칸 + 세로 1칸)
    • Quad: 한 CLB를 가로/세로/대각선 방향으로 4칸 떨어진 CLB와 연결한다. (대각선 = 가로 2칸 + 세로 2칸)
  • 내장 RAM (Block RAM)
    • 블록 RAM은 단일 18 Kb 또는 2개의 9 Kb RAM으로 구성됨
    • 블록 RAM은 바이트 단위 write enable을 지원한다.
    • 18 Kb RAM 구성 시 true dual port 모드로 1-bit에서 32-bit까지 6가지 크기의 데이터 읽고 쓰기가 가능하다. (Parity는 8-bit 이상에서만 사용 가능)
    • 9 Kb RAM 구성 시 true dual port 모드로 1-bit에서 16-bit까지 데이터 읽고 쓰기가 가능하고, simple dual port 모드로 32-bit 데이터 읽고 쓰기가 가능하다.
      • simple dual port 모드에서는 2개의 port가 하나의 읽기 전용 port와 하나의 쓰기 전용 port로 고정된다.
  • DSP 블록
    DSP48A1 슬라이스는 18 x 18 승산기 1개, 48비트 가산기 1개, 누산기로 구성됨
    파일:DSP48A1-Slice.jpg
  • CMT 하나는 DCM 2개와 PLL 1개로 구성됨
  • 동작 온도 범위: 상용(C), 산업용(I)
[1] MUX 및 XOR 게이트 포함, +Y 방향으로 연속하여 carry chain 구성 가능[2] LUT 출력을 선택하는 MUX로, 2개 또는 4개의 LUT를 MUX로 결합하여 7-input 또는 8-input LUT으로 사용 가능

4.1.2. 제품별 사양

로직 사양
||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM
(Kb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<|2> 설정 메모리
(Mb) ||
<rowcolor=white> LUT FF 분산 RAM
(Kb)
Spartan 6 LX
<colbgcolor=black><colcolor=white>XC6SLX4 3,840 2,400 4,800 75 216 8 2 2.7
XC6SLX9 9,152 5,720 11,440 90 576 16 2 2.7
XC6SLX16 14,579 9,112 18,224 136 576 32 2 3.7
XC6SLX25 24,051 15,032 30,064 229 936 38 2 6.4
XC6SLX45 43,661 27,288 54,576 401 2,088 58 4 11.9
XC6SLX75 74,637 46,648 93,296 692 3,096 132 6 19.6
XC6SLX100 101,261 63,288 126,576 976 4,824 180 6 26.5
XC6SLX150 147,443 92,152 184,304 1,355 4,824 180 6 33.8
Spartan 6 LXT
XC6SLX25T 24,051 15,032 30,064 229 936 38 2 6.4
XC6SLX45T 43,661 27,288 54,576 401 2,088 58 4 11.9
XC6SLX75T 74,637 46,648 93,296 692 3,096 132 6 19.6
XC6SLX100T 101,261 63,288 126,576 976 4,824 180 6 26.5
XC6SLX150T 147,443 92,152 184,304 1,355 4,824 180 6 33.8

I/O 및 Speed Grade 사양
||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<-2> 송수신기 ||<-3> 메모리 컨트롤러 ||<-3> PCIe ||<-2> 최대 I/O ||<|2> Speed Grade ||
<rowcolor=white> 개수 속도 개수 규격 MT/s Endpoint 버전 레인 수 단일 종단 차동
Spartan 6 LX
<colbgcolor=black><colcolor=white>XC6SLX4 - - 0 - - - - - 132 66 -1L, -2, -3
XC6SLX9 - - 2 DDR3 800 - - - 200 100 -1L, -2, -3, -3N
XC6SLX16 - - 2 DDR3 800 - - - 232 116 -1L, -2, -3, -3N
XC6SLX25 - - 2 DDR3 800 - - - 266 133 -1L, -2, -3, -3N
XC6SLX45 - - 2 DDR3 800 - - - 358 179 -1L, -2, -3, -3N
XC6SLX75 - - 4 DDR3 800 - - - 408 204 -1L, -2, -3, -3N
XC6SLX100 - - 4 DDR3 800 - - - 480 240 -1L, -2, -3, -3N
XC6SLX200 - - 4 DDR3 800 - - - 576 288 -1L, -2, -3, -3N
Spartan 6 LXT
XC6SLX25T 2 3.2 Gb/s 2 DDR3 800 1 1.1 1 250 125 -2, -3, -3N
XC6SLX45T 4 3.2 Gb/s 2 DDR3 800 1 1.1 1 296 148 -2, -3, -3N
XC6SLX75T 8 3.2 Gb/s 4 DDR3 800 1 1.1 1 348 174 -2, -3, -3N
XC6SLX100T 8 3.2 Gb/s 4 DDR3 800 1 1.1 1 498 249 -2, -3, -3N
XC6SLX200T 8 3.2 Gb/s 4 DDR3 800 1 1.1 1 540 270 -2, -3, -3N

5. 7 Series (28 nm)

2010년 Virtex-7, Kintex-7, Artix-7 라인업이 출시되었으며, 추가로 2011년 Zynq-7000 라인업, 2017년 Spartan-7 라인업이 출시되었다. TSMC 28HPL HKMG 공정으로 제조되며, 기존 Virtex 및 Spartan으로만 구성된 라인업에서 Kintex 및 Artix가 추가된 세분화된 라인업을 제공한다.
||<table align=center><tablebordercolor=#f26522><colbgcolor=#f26522><colcolor=white><-2> 사양 ||<rowbgcolor=black><rowcolor=white> Spartan 7 || Artix 7 || Kintex 7 || Virtex 7 ||
로직 셀 6K-102K 13K-215K 66K-478K 583K-1,955K
CLB <colbgcolor=#f26522><colcolor=white>LUT 3.8K-64K 8K-135K 41K-299K 204K-1,222K
FF 7.5K-128K 16K-269K 82K-597K 408K-2,443K
분산 RAM 70Kb-1.07Mb 171Kb-2.8Mb 0.8-6.6Mb 4.3-21Mb
블록 RAM 180Kb-4.2Mb 0.7-12.8Mb 4.7-34Mb 28-66Mb
Microblaze ~260 DMIPs ~303 DMIPs ~438 DMIPs ~441 DMIPs
DSP 슬라이스 수 ~160 ~740 ~1,920 ~3,600
성능 ~176 GMAC/s ~929 GMAC/s ~2,845 GMAC/s ~5,335 GMAC/s
CMT 2-8 3-10 6-10 12-24
트랜시버 개수 - 16 32 96
속도 6.6 Gbps 12.5 Gbps 28.05 Gbps
PCIe - x4 Gen 2 x8 Gen 2 2-4 x8 Gen 3
메모리 규격 DDR3 DDR3 DDR3 DDR3
MT/s 800 1,066 1,866 1,866
I/O 핀 수 100-400 150-500 300-500 300-1,200
전압 1.2V-3.3V 1.2V-3.3V 1.2V-3.3V 1.2V-3.3V

5.1. 아키텍처

이번 세대부터는 모든 라인업이 하나의 통일된 아키텍처를 사용한다.
  • 타일 구조
    FPGA는 여러 종류의 column으로 구성됨 (ASMBL 아키텍처)
  • CLB(Configurable Logic Block) 구조
    • 하나의 CLB는 2개의 SLICEL 또는 1개의 SLICEL 및 1개의 SLICEM으로 구성됨
    • 2개의 슬라이스는 총 8개의 6-input LUT, 16개의 FF, 2개의 4-bit carry chain을 제공함
    • 전체 슬라이스에서 SLICEL의 비율은 약 2/3, SLICEM의 비율은 약 1/3이다.
      • SLICEM의 비율은 25%-50%로, 제품에 따라 조금씩 다를 수 있음
      • Spartan-6 대비 SLICEL 및 SLICEM의 비율이 증가
    • 두 슬라이드는 X 방향으로 나란히 배치되어 있다.
    • 하나의 슬라이스는 4개의 6-input LUT 및 8개의 플립플롭으로 구성됨
      • 하나의 6-input LUT은 동일한 입력을 받는 2개의 5-input LUT으로 구성 가능
      • 2개 또는 4개의 LUT를 MUX로 결합하여 7-input 또는 8-input LUT으로 사용 가능 (wide MUX)
      • 하나의 슬라이스는 4-bit carry logic을 포함 (MUX 및 XOR 게이트로 구성됨, +Y 방향으로 연속하여 carry chain 구성 가능)
    • SLICEM은 LUT를 시프트 레지스터 또는 RAM으로 사용 가능 (Distributed RAM)
  • 내장 RAM (Block RAM)
    • 블록 RAM은 단일 36 Kb 또는 2개의 18 Kb RAM으로 구성됨

        • - 하위 라인업인 Spartan/Artix 또한 Virtex와 동일한 블록 RAM 구조를 사용한다.
    • 블록 RAM은 바이트 단위 write enable을 지원한다.
    • 36 Kb RAM 구성 시 true dual port 모드로 1-bit에서 36-bit까지 6가지 크기의 데이터 읽고 쓰기가 가능하고, simple dual port 모드로 72-bit 데이터 읽고 쓰기가 가능하다.
    • 18 Kb RAM 구성 시 true dual port 모드로 1-bit에서 18-bit까지 데이터 읽고 쓰기가 가능하고, simple dual port 모드로 36-bit 데이터 읽고 쓰기가 가능하다.
      • simple dual port 모드에서는 2개의 port가 하나의 읽기 전용 port와 하나의 쓰기 전용 port로 고정된다.

      - Spartan-6 대비 변경점:
      • FIFO 및 ECC 회로 하드웨어적으로 내장
      • BRAM cascading 전용 배선 추가
  • 인터커넥트 구조
  • DSP 블록
    DSP48E1 슬라이스는 25 x 18 승산기 1개, 48비트 가산기 1개, pre-adder, 누산기로 구성됨

      • - Virtex-6의 DSP48E1과 동일한 기능을 제공한다.
      - DSP48A1 (Spartan-6) 대비 변경점:

        - Multiplier가 18 x 18 → 25 x 18 크기로 커짐
        - Pre-adder의 크기가 18 → 25-bit로 커지고, input이 B → A로 변경됨
        - input A, D의 크기가 각각 30-bit, 25-bit로 확장됨
        - Concatenate bus가 D:A:B → A:B로 변경
        - 48-bit adder에 48-bit logic unit이 추가되어 ALU로 사용 가능
        - 17-bit right shifter 옵션 추가
        - Rounding을 위한 pattern detector 추가
        - 2x24-bit, 4x12-bit SIMD add/subtracter 옵션 추가

      - DSP48E (Virtex-5) 대비 개선점:

        - 25-bit input D가 추가됨 (pre-adder 기능 제공)
  • CMT 하나는 MMCM 1개와 PLL 1개로 구성됨

5.2. 동작 속도

5.2.1. Speed Grade

Block RAM의 Speed Grade 사양은 다음과 같다:
<rowcolor=white> Speed Grade별 최대 주파수 (MHz)
<colbgcolor=black><colcolor=white>Spartan-7 <rowcolor=black> -1 -2
388 461
Artix-7 <rowcolor=black> -1 -2 -3
388 461 509
Kintex-7
Virtex-7 		<rowcolor=black> -1 -2 -3
458 544 601

DSP 블록의 Speed Grade 사양은 다음과 같다:
<rowcolor=white> Speed Grade별 최대 주파수 (MHz)
<colbgcolor=black><colcolor=white>Spartan-7 <rowcolor=black> -1 -2
464 550
Artix-7 <rowcolor=black> -1 -2 -3
464 550 628
Kintex-7 <rowcolor=black> -1 -2 -3
464 550 741
Virtex-7 <rowcolor=black> -1 -2 -3
547 650 741

5.2.2. 메모리 컨트롤러

<rowcolor=white> 최대 클럭 주파수 (MHz) /
전송 속도 (MT/s) 		DDR2
(4:1, 2:1) 		DDR3
(4:1, 2:1) 		DDR3L
(4:1, 2:1) 		LPDDR2
(2:1)
<rowcolor=white> 제품군 Speed Grade
<colbgcolor=black><colcolor=white>Spartan-7 <colbgcolor=white><colcolor=black>-1Q 267 / 533 333 / 667 - 200 / 400
-1C/-1I/-1LI 333 / 667 333 / 667 333 / 667 267 / 533
-2C/-2I 400 / 800 400 / 800 400 / 800 333 / 667
Artix-7 -1Q/-1M 267 / 533 (4:1) 333 / 667
(2:1) 310 / 620 		- 200 / 400
-1/-1L/-2L(0.9V) (4:1) 333 / 667
(2:1) 310 / 620 		(4:1) 400 / 800
(2:1) 310 / 620 		(4:1) 333 / 667
(2:1) 310 / 620 		267 / 533
-2/-2L(1.0V) (4:1) 400 / 800
(2:1) 350 / 700 		(4:1) 400 / 800
(2:1) 350 / 700 		(4:1) 400 / 800
(2:1) 350 / 700 		333 / 667
-3 400 / 800 (4:1) 533 / 1066
(2:1) 400 / 800 		400 / 800 333 / 667
참고한 공식 문서는 다음과 같다:
  • Spartan 7 FPGAs Data Sheet: DC and AC Switching Characteristics (DS189)
  • Artix 7 FPGAs Data Sheet: DC and AC Switching Characteristics (DS181)
메모리 종류 사용 자원 비고
LUT FF BUFG PLLE2 MMCM BRAM
DDR3 SDRAM (72-bit) 14,016 9,019 4 1 2 2 > 667 MHz
3 1 < 667 MHz
DDR2 SDRAM (72-bit) 9,267 6,038 2 1 1 0

5.3. 제품별 사양

5.3.1. Spartan 7 FPGA

로직 사양
||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM
(Kb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-3> Speed Grade ||
<rowcolor=white> LUT FF 분산 RAM
(Kb) 		상용(C) 산업용(I) 확장(Q)
<colbgcolor=black><colcolor=white>XC7S6 6,000 3,750 7,500 70 180 10 2 -1, -2 -1, -2, -1L -1
XC7S15 12,800 8,000 16,000 150 360 20 2 -1, -2 -1, -2, -1L -1
XC7S25 23,360 14,600 29,200 313 1,620 80 3 -1, -2 -1, -2, -1L -1
XC7S50 52,160 32,600 65,200 600 2,700 120 5 -1, -2 -1, -2, -1L -1
XC7S75 76,800 48,000 96,000 832 3,240 140 8 -1, -2 -1, -2, -1L -1
XC7S100 102,400 64,000 128,000 1,100 4,320 160 8 -1, -2 -1, -2, -1L -1

I/O 및 기타 사양
||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 패키지 ||<-3> I/O 사양 ||<-2> 하드웨어 블록 ||
<rowcolor=white> 뱅크 수 단방향(HR) 차동(쌍) XADC AES
<colbgcolor=black><colcolor=white>XC7S6 CPGA196
CSGA225
FTGB196 		2 100 48 0 0
XC7S15 CPGA196
CSGA225
FTGB196 		2 100 48 0 0
XC7S25 CSGA225
CSGA324 		3 150 72 1 1
FTGB196 100 48
XC7S50 CSGA324 5 210 101 1 1
FTGB196 100 48
FGGA484 250 120
XC7S75 FGGA484 8 338 162 1 1
FGGA676 400 192
XC7S100 FGGA484 8 338 162 1 1
FGGA676 400 192

5.3.2. Artix 7 FPGA

||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM
(Kb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-3> Speed Grade ||
<rowcolor=white> LUT FF 분산 RAM
(Kb) 		상용(C) 확장(E) 산업용(I)
<colbgcolor=black><colcolor=white>XC7A12T 12,800 8,000 16,000 171 720 40 3 -1, -2 -2L, -3 -1, -2, -1L
XC7A15T 16,640 10,400 20,800 200 900 45 5 -1, -2 -2L, -3 -1, -2, -1L
XC7A25T 23,360 14,600 29,200 313 1,620 80 3 -1, -2 -2L, -3 -1, -2, -1L
XC7A35T 33,280 20,800 41,600 400 1,800 90 5 -1, -2 -2L, -3 -1, -2, -1L
XC7A50T 52,160 32,600 65,200 600 2,700 120 5 -1, -2 -2L, -3 -1, -2, -1L
XC7A75T 75,520 47,200 94,400 892 3,780 180 6 -1, -2 -2L, -3 -1, -2, -1L
XC7A100T 101,440 63,400 126,800 1,188 4,860 240 6 -1, -2 -2L, -3 -1, -2, -1L
XC7A200T 215,360 134,600 269,200 2,888 13,140 740 10 -1, -2 -2L, -3 -1, -2, -1L

5.3.3. Kintex 7 FPGA

||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM
(Kb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-3> Speed Grade ||
<rowcolor=white> LUT FF 분산 RAM
(Kb) 		상용(C) 확장(E) 산업용(I)
<colbgcolor=black><colcolor=white>XC7K70T 65,600 41,000 82,000 838 4,860 240 6 -1, -2 -2L, -3 -1, -2
XC7K160T 162,240 101,400 202,800 2,188 11,700 600 8 -1, -2 -2L, -3 -1, -2, -2L
XC7K325T 326,080 203,800 407,600 4,000 16,020 840 10 -1, -2 -2L, -3 -1, -2, -2L
XC7K355T 356,160 222,600 445,200 5,088 25,740 1,440 6 -1, -2 -2L, -3 -1, -2, -2L
XC7K410T 406,720 254,200 508,400 5,663 28,620 1,540 10 -1, -2 -2L, -3 -1, -2, -2L
XC7K420T 416,960 260,600 521,200 5,938 30,060 1,680 8 -1, -2 -2L, -3 -1, -2, -2L
XC7K480T 477,760 298,600 597,200 6,788 34,380 1,920 8 -1, -2 -2L, -3 -1, -2, -2L

5.3.4. Virtex 7 FPGA

||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM
(Kb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-3> Speed Grade ||
<rowcolor=white> LUT FF 분산 RAM
(Kb) 		상용(C) 확장(E) 산업용(I)
Virtex-7 T (12.5Gbps)
<colbgcolor=black><colcolor=white>XC7V585T 582,720 364,200 728,400 6,938 28,620 1,260 18 -1, -2 -2L, -3 -1, -2
XC7V2000T 1,954,560 1,221,600 2,443,200 21,550 46,512 2,160 24 -1, -2 -2L, -2G -1
Virtex-7 XT (13.1 Gbps)
XC7VX330T 326,400 204,000 408,000 4,388 27,000 1,120 14 -1, -2 -2L, -3 -1, -2
XC7VX415T 412,160 267,600 515,200 6,525 31,680 2,160 12 -1, -2 -2L, -3 -1, -2
XC7VX485T 485,760 303,600 607,200 8,175 37,080 2,880 14 -1, -2 -2L, -3 -1, -2
XC7VX550T 554,240 346,400 692,800 8,725 42,480 2,880 20 -1, -2 -2L, -3 -1, -2
XC7VX690T 693,120 433,200 866,400 10,888 52,920 3,600 20 -1, -2 -2L, -3 -1, -2
XC7VX980T 979,400 612,000 1,224,000 13,838 54,000 3,600 18 -1, -2 -2L -1
XC7VX1140T 1,139,400 712,000 1,424,000 17,700 67,680 3,360 24 -1, -2 -2L, -2G -1
Virtex-7 HT (28.05 Gbps)
XC7VH580T 580,480 362,800 725,600 8,850 33,840 1,680 12 -1, -2 -2L, -2G -
XC7VH870T 876,160 547,600 1,095,200 13,275 50,760 2,520 18 -1, -2 -2L, -2G -

5.3.5. Zynq 7000 SoC

FPGA 사양 (로직)
||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<-5> CLB ||<|2> 블록 RAM
(Mb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-3> Speed Grade ||
<rowcolor=white> PL 로직 셀 LUT FF 분산 RAM
(Kb) 		상용(C) 확장(E) 산업용(I)
Cost-Optimized
<colbgcolor=black><colcolor=white>Z-7007S Artix-7 23,000 14,400 28,800 307? 1.8 66 2 -1 -2 -1, -2
Z-7012S Artix-7 55,000 34,400 68,800 790? 2.5 120 3 -1 -2 -1, -2
Z-7014S Artix-7 65,000 40,600 81,200 830? 3.8 170 4 -1 -2 -1, -2
Z-7010 Artix-7 28,000 17,600 35,200 375? 2.1 80 2 -1 -2, 3 -1, -2, -1L
Z-7015 Artix-7 74,000 46,200 92,400 900? 3.3 160 3 -1 -2, 3 -1, -2, -1L
Z-7020 Artix-7 85,000 53,200 106,400 1,088? 4.9 220 4 -1 -2, 3 -1, -2, -1L
Mid-Range
Z-7030 Kintex-7 125,000 78,600 157,200 1,663? 9.3 400 5 -1 -2, 3 -1, -2, -2L
Z-7035 Kintex-7 275,000 171,900 343,800 ? 17.6 900 8 -1 -2, 3 -1, -2, -2L
Z-7045 Kintex-7 350,000 218,600 437,200 ? 19.2 900 8 -1 -2, 3 -1, -2, -2L
Z-7100 Kintex-7 444,000 277,400 554,800 ? 26.5 2,020 8 -1 -2 -1, -2, -2L

프로세서 사양

I/O 사양

6. UltraScale (20 nm)

6.1. 아키텍처

  • 타일 구조
  • CLB(Configurable Logic Block) 구조
    • 하나의 CLB는 1개의 SLICEL 또는 1개의 SLICEM으로 구성됨
    • 7 Series 슬라이스 2개가 하나의 슬라이스로 통합됨
    • 8개의 6-input LUT, 16개의 FF, 하나의 8-bit carry chain으로 구성됨
      • 하나의 6-input LUT은 동일한 입력을 받는 2개의 5-input LUT으로 구성 가능
      • 2, 4, 8개의 LUT를 MUX로 결합하여 각각 7, 8, 9-input LUT으로 사용 가능 (wide MUX)
      • 하나의 슬라이스는 8-bit carry logic을 포함 (MUX 및 XOR 게이트로 구성됨, +Y 방향으로 연속하여 carry chain 구성 가능)

          • - 7 Series의 4-bit carry logic 2개가 → 8-bit carry logic 1개로 통합됨 (2x)
    • SLICEM은 LUT를 시프트 레지스터 또는 RAM으로 사용 가능 (Distributed RAM)
  • 인터커넥트 구조
    • ASIC 방식의 인터커넥트 도입
  • 내장 RAM (Block RAM)
    • 블록 RAM은 단일 36 Kb 또는 2개의 18 Kb RAM으로 구성됨
  • DSP 블록
    DSP48E2 슬라이스는 27 x 18 승산기 1개, 48비트 가산기 1개, pre-adder, 누산기로 구성됨

      • - DSP48E1 (7 Series) 대비 변경점:

        - Multiplier가 25 x 18 → 27 x 18 크기로 커짐
        - Pre-adder가 A 또는 B를 input으로 선택 가능
        - Pre-adder의 output을 제곱 가능
        - input D의 크기가 27-bit로 확장됨

6.2. 동작 속도

6.2.1. Speed Grade

6.2.2. 메모리 컨트롤러


6.3. 제품별 사양

6.3.1. Kintex UltraScale

6.3.2. Virtex UltraScale

7. UltraScale+ (16 nm)

||<table align=center><tablebordercolor=#f26522><colbgcolor=#f26522><colcolor=white><-2> 사양 ||<rowbgcolor=black><rowcolor=white> Spartan
UltraScale+ || Artix
UltraScale+ || Kintex
UltraScale+ || Virtex
UltraScale+ ||
로직 셀 11K-218K 82K-308K 356K-1,843K 862K-8,938K
CLB <colbgcolor=#f26522><colcolor=white>LUT 5K-100K 37K-141K 163K-842K 394K-4,086K
FF 10K-200K 75K-282K 325K-1,685K 788K-8,172K
분산 RAM 0.1-2.0Mb 1.1-4.7Mb 4.7-11.6Mb 12.0-58.4Mb
블록 RAM 1.7-6.8Mb 3.5-10.5Mb 12.7-60.8Mb 23.6-94.5Mb
UltraRAM 0-18Mb - 0-81Mb 90-360Mb
DSP 슬라이스 수 24-384 216-1,200 1,368-3,528 1,320-12,288
성능 ~595 GMAC/s ~1,860 GMAC/s ~6,287 GMAC/s ~21,897 GMAC/s
CMT 2-6 2-4 4-11 10-40
PCIe ~x8 Gen 3 ~x16 Gen 3 ~5x16 Gen 3 ~6x16 Gen 3
메모리 규격 DDR4 DDR4 DDR4 DDR4
MT/s 4,266 2,400 2,666 2,666
I/O 핀 수 220-572 128-304 280-668 208-2,072

7.1. 아키텍처

  • 20nm UltraScale 제품군과 동일한 UltraScale 아키텍처를 사용한다
    • 하나의 CLB는 8개의 6-input LUT 및 16개의 Flip-flop, 하나의 8-bit carry chain으로 구성됨
      • 하나의 6-input LUT은 동일한 입력을 받는 2개의 5-input LUT으로 구성 가능
      • 2, 4, 8개의 LUT를 MUX로 결합하여 각각 7, 8, 9-input LUT으로 사용 가능 (wide MUX)
      • SLICEM CLB는 LUT를 RAM으로 사용 가능 (Distributed RAM)
    • 블록 RAM은 단일 36 Kb 또는 2개의 18 Kb RAM으로 구성됨
    • DSP48E2 슬라이스는 27 x 18 승산기 1개, 48비트 가산기 1개, pre-adder, 누산기로 구성됨
  • UltraScale+ 디바이스는 288 Kb 단위 고밀도 UltraRAM을 제공함
  • Zynq UltraScale+ SoC의 경우 신형 프로세서 코어가 탑재되었고, 별도의 실시간 처리용 코어가 추가되었다.
    • 32비트 Cortex-A9 → 64비트 Cortex-A53 + 32비트 Cortex-R5F

7.2. 동작 속도

7.2.1. Speed Grade

Block RAM의 Speed Grade 사양은 다음과 같다:
<rowcolor=white> Speed Grade별 최대 주파수 (MHz)
<colbgcolor=black><colcolor=white> Voltage <rowcolor=black> -1 -2 -3
0.72 V 516 585
0.85 V 645 738
0.90 V 825

UltraRAM의 Speed Grade 사양은 다음과 같다:
<rowcolor=white> Speed Grade별 최대 주파수 (MHz)
<colbgcolor=black><colcolor=white> Voltage <rowcolor=black> -1 -2 -3
0.72 V 481 500
0.85 V 575 600
0.90 V 650

DSP 블록의 Speed Grade 사양은 다음과 같다:
<rowcolor=white> Speed Grade별 최대 주파수 (MHz)
<colbgcolor=black><colcolor=white> Voltage <rowcolor=black> -1 -2 -3
0.72 V 600 644
0.85 V 645 775
0.90 V 891

7.2.2. 메모리 컨트롤러


7.3. 제품별 사양

7.3.1. Spartan UltraScale+

||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM
(Mb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-2> Speed Grade ||
<rowcolor=white> LUT FF 분산 RAM
(Mb) 		확장(E) 산업용(I)
<colbgcolor=black><colcolor=white>SU10P 10,938 5,000 10,000 0.1 1.7 24 2 -1, -2 -1, -1L, -2
SU25P 21,875 10,000 20,000 0.1 1.7 36 2 -1, -2 -1, -1L, -2
SU35P 35,700 16,320 32,640 0.2 1.7 48 2 -1, -2 -1, -1L, -2
SU45P 52,500 24,000 48,000 0.5 2.5 96 3 -1, -2 -1, -1L, -2
SU60P 65,625 30,000 60,000 0.7 3.4 144 3 -1, -2 -1, -1L, -2
SU65P 65,625 30,000 60,000 0.6 3.8 144 5 -1, -2 -1, -1L, -2
SU100P 100,800 46,080 92,160 0.9 5.1 144 5 -1, -2 -1, -1L, -2


||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM
(Mb) ||<|2> Ultra RAM
(Mb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-2> Speed Grade ||
<rowcolor=white> LUT FF 분산 RAM
(Mb) 		확장(E) 산업용(I)
<colbgcolor=black><colcolor=white>SU150P 137,813 63,000 126,000 1.3 5.9 4.5 384 6 -1, -2, -2L, -3 -1, -1L, -2
SU200P 218,400 99,840 199,680 2.0 6.8 18 384 6 -1, -2 -1, -1L, -2

7.3.2. Artix UltraScale+

||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM
(Mb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-2> Speed Grade ||
<rowcolor=white> LUT FF 분산 RAM
(Mb) 		확장(E) 산업용(I)
<colbgcolor=black><colcolor=white>AU7P 81,900 37,440 74,880 1.1 3.8 216 2 -1, -2 -1, -1L, -2
AU10P 96,250 44,000 88,000 1.0 3.5 400 3 -1, -2 -1, -1L, -2
AU15P 170,100 77,760 155,520 2.5 5.1 576 3 -1, -2 -1, -1L, -2
AU20P 238,437 109,000 218,000 3.2 7.0 900 4 -1, -2 -1, -1L, -2
AU25P 308,437 141,000 282,000 4.7 10.5 1,200 4 -1, -2 -1, -1L, -2

7.3.3. Kintex UltraScale+

||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM
(Mb) ||<|2> Ultra RAM
(Mb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-2> Speed Grade ||
<rowcolor=white> LUT FF 분산 RAM
(Mb) 		확장(E) 산업용(I)
<colbgcolor=black><colcolor=white>KU3P 355,950 162,720 325,440 4.7 12.7 13.5 1,368 4 -1, -2, -2L, -3 -1, -1L, -2
KU5P 474,600 216,960 433,920 6.1 16.9 18.0 1,824 4 -1, -2, -2L, -3 -1, -1L, -2
KU9P 599,550 274,080 548,160 8.8 32.1 - 2,520 4 -1, -2, -2L, -3 -1, -1L, -2
KU11P 653,100 298,560 597,120 9.1 21.1 22.5 2,928 8 -1, -2, -2L, -3 -1, -1L, -2
KU13P 746,550 341,280 682,560 11.3 26.2 31.5 3,528 4 -1, -2, -2L, -3 -1, -1L, -2
KU15P 1,143,450 522,720 1,045,440 9.8 34.6 36.0 1,968 11 -1, -2, -2L, -3 -1, -1L, -2
KU19P 1,842,750 842,400 1,684,800 11.6 60.8 81.0 1,080 9 -1, -2, -2L, -3 -1, -1L, -2

7.3.4. Virtex UltraScale+

7.3.5. Zynq UltraScale+ MPSoC

||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM
(Mb) ||<|2> Ultra RAM
(Mb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-2> Speed Grade ||
<rowcolor=white> LUT FF 분산 RAM
(Mb) 		확장(E) 산업용(I)
CG 시리즈 (GPU 미포함)
<colbgcolor=black><colcolor=white>ZU1CG 81,900 37,440 74,880 1.0 3.8 - 216 3 -1, -2, -2L -1, -1L, -2
ZU2CG 103,320 47,232 94,464 1.2 5.3 - 240 3 -1, -2, -2L -1, -1L, -2
ZU3CG 154,350 70,560 141,120 1.8 7.6 - 360 3 -1, -2, -2L -1, -1L, -2
ZU3TCG 157,500 72,000 144,000 2.1 5.1 13.5 576 1 -1, -2, -2L -1, -1L, -2
ZU4CG 192,150 87,840 175,680 2.6 4.5 13.5 728 4 -1, -2, -2L, -3 -1, -1L, -2
ZU5CG 256,200 117,120 234,240 3.5 5.1 18.0 1,248 4 -1, -2, -2L, -3 -1, -1L, -2
ZU6CG 469,446 214,604 429,208 6.9 25.1 - 1,973 4 -1, -2, -2L, -3 -1, -1L, -2
ZU7CG 504,000 230,400 460,800 6.2 11.0 27.0 1,728 8 -1, -2, -2L, -3 -1, -1L, -2
ZU9CG 599,550 274,080 548,160 8.8 32.1 - 2,520 4 -1, -2, -2L, -3 -1, -1L, -2
EG 시리즈 (GPU 내장)
ZU1EG 81,900 37,440 74,880 1.0 3.8 - 216 3 -1, -2, -2L -1, -1L, -2
ZU2EG 103,320 47,232 94,464 1.2 5.3 - 240 3 -1, -2, -2L -1, -1L, -2
ZU3EG 154,350 70,560 141,120 1.8 7.6 - 360 3 -1, -2, -2L -1, -1L, -2
ZU3TEG 157,500 72,000 144,000 2.1 5.1 13.5 576 1 -1, -2, -2L -1, -1L, -2
ZU4EG 192,150 87,840 175,680 2.6 4.5 13.5 728 4 -1, -2, -2L, -3 -1, -1L, -2
ZU5EG 256,200 117,120 234,240 3.5 5.1 18.0 1,248 4 -1, -2, -2L, -3 -1, -1L, -2
ZU6EG 469,446 214,604 429,208 6.9 25.1 - 1,973 4 -1, -2, -2L, -3 -1, -1L, -2
ZU7EG 504,000 230,400 460,800 6.2 11.0 27.0 1,728 8 -1, -2, -2L, -3 -1, -1L, -2
ZU9EG 599,550 274,080 548,160 8.8 32.1 - 2,520 4 -1, -2, -2L, -3 -1, -1L, -2
ZU11EG 653,100 298,560 597,120 9.1 21.1 22.5 2,928 8 -1, -2, -2L, -3 -1, -1L, -2
ZU15EG 746,550 341,280 682,560 11.3 26.2 31.5 3,528 4 -1, -2, -2L, -3 -1, -1L, -2
ZU17EG 926,194 423,403 846,806 8.0 28.0 28.7 1,590 11 -1, -2, -2L, -3 -1, -1L, -2
ZU19EG 1,143,450 522,720 1,045,440 9.8 34.6 36.0 1,968 11 -1, -2, -2L, -3 -1, -1L, -2
EV 시리즈 (GPU 및 하드웨어 코덱 내장)
ZU4EV 192,150 87,840 175,680 2.6 4.5 13.5 728 4 -1, -2, -2L, -3 -1, -1L, -2
ZU5EV 256,200 117,120 234,240 3.5 5.1 18.0 1,248 4 -1, -2, -2L, -3 -1, -1L, -2
ZU7EV 504,000 230,400 460,800 6.2 11.0 27.0 1,728 8 -1, -2, -2L, -3 -1, -1L, -2

7.3.6. Zynq UltraScale+ RFSoC

||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM
(Mb) ||<|2> Ultra RAM
(Mb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-2> Speed Grade ||
<rowcolor=white> LUT FF 분산 RAM
(Mb) 		확장(E) 산업용(I)
4 GHz
<colbgcolor=black><colcolor=white>ZU21DR 930,300 425,280 850,560 13.0 38.0 22.5 4,272 8 -1, -2, -2L -1, -1L, -2
ZU25DR 678,318 310,088 620,176 9.6 27.8 13.5 3,145 6 -1, -2, -2L -1, -1L, -2, -2L
ZU27DR
ZU28DR
ZU29DR 		930,300 425,280 850,560 13.0 38.0 22.5 4,272 8 -1, -2, -2L -1, -1L, -2, -2L
5 GHz
ZU39DR 930,300 425,280 850,560 13.0 38.0 22.5 4,272 8 - -2, -2L
6 GHz
ZU42DR 489,300 223,680 447,360 6.8 22.8 45.0 1,872 5 -1, -2 -1, -1L, -2, -2L
ZU43DR
ZU46DR
ZU47DR
ZU48DR
ZU49DR 		930,300 425,280 850,560 13.0 38.0 22.5 4,272 8 -1, -2 -1, -1L, -2, -2L
7.125 GHz
ZU63DR 393,750 180,000 360,000 5.4 17.6 37.0 1,200 5 - -1, -1L, -2, -2L
ZU64DR 328,125 150,000 300,000 4.5 15.8 22.5 1,872 5 - -1, -1L, -2, -2L
ZU65DR
ZU67DR 		489,300 223,680 447,360 6.9 22.8 45.0 1,872 5 - -1, -1L, -2, -2L

8. Versal (Gen 1, 7 nm)

2018년 발표된 제품군으로, Xilinx(현 AMD)는 이를 기존 FPGA와 구분하여 ACAP(Adaptive Compute Acceleration Platform, 적응형 연산 가속 플랫폼)이라는 새로운 카테고리로 정의하였다.

구조적으로는 기존 Zynq SoC의 이기종 컴퓨팅(Heterogeneous Computing) 개념을 계승하여 고성능 프로세서(PS)와 FPGA 로직(PL)을 결합한 형태를 띠고 있다. 하지만 단순히 Zynq의 체급을 Virtex급으로 키운 것을 넘어, NoC (Network on Chip)라는 전용 하드웨어 인터커넥트를 도입하였다는 차이점이 있다. 이로 인해 로직 자원을 소모하지 않고도 블록 간 초고속 데이터 전송이 가능해졌으며, 일부 라인업에는 벡터 연산을 위한 AI 엔진이 하드웨어적으로 통합되어 있다.

8.1. 아키텍처

  • 타일 구조
  • CLB(Configurable Logic Block) 구조
    • 하나의 CLB는 2개의 SLICEL 및 2개의 SLICEM (총 4개 슬라이스)으로 구성됨

        • - CLB당 슬라이스 수가 1개 → 4개로 4배가 되었다.
    • 4개의 슬라이스는 총 32개의 6-input LUT, 64개의 FF, 4개의 8-bit carry chain을 제공함
    • 8개의 6-input LUT, 16개의 FF, 하나의 8-bit carry chain으로 구성됨
      • 하나의 6-input LUT은 동일한 입력을 받는 2개의 5-input LUT으로 구성 가능
        - wide MUX가 제거됨
      • 하나의 슬라이스는 8-bit carry logic을 포함 (MUX 및 XOR 게이트로 구성됨, +Y 방향으로 연속하여 carry chain 구성 가능)
    • SLICEM은 LUT를 시프트 레지스터 또는 RAM으로 사용 가능 (Distributed RAM)
      - SLICEM의 비율이 50%로 증가
  • 인터커넥트 구조
    • Network on Chip (NoC): 기존 Zynq나 FPGA와 가장 큰 차별점으로, 프로그래머블 로직 자원을 사용하지 않고 칩 내부 블록(PS, PL, AIE, Memory) 간 초고속 데이터 전송을 지원하는 전용 하드웨어 네트워크망이 칩 전반에 깔려 있다.
  • 내장 RAM (Block RAM)
    • 블록 RAM은 단일 36 Kb 또는 2개의 18 Kb RAM으로 구성됨
    • 1, 2, 4-bit width를 지원하지 않음
  • 내장 RAM (UltraRAM)
    • UltraRAM은 블록당 288 Kb로 구성됨
  • DSP 블록
    DSP58 슬라이스는 27 x 18 승산기 1개, 58비트 가산기 1개, pre-adder, 누산기로 구성됨

      • - DSP48E2 (Ultrascale) 대비 변경점:

        - Multiplier가 27 x 18 → 27 x 24 크기로 커짐
        - ALU가 48-bit → 58-bit 크기로 커짐
        - Right shift가 17-bit → 23-bit로 변경됨
        - input A의 크기가 30 → 34-bit로 확장됨
        - input B의 크기가 18 → 24-bit로 확장됨
        - input C의 크기가 48 → 58-bit로 확장됨
        - FP32, INT8 Dot Product, CPLX 모드 지원
  • AI Engine (AIE): VLIW SIMD 벡터 프로세서 어레이로 구성된 타일.
    • AI Engine: AI Core 시리즈에 탑재. 5G 무선 통신 및 범용 AI 가속에 최적화.
    • AI Engine-ML: AI Edge 및 일부 AI Core 시리즈에 탑재. 머신러닝 추론(INT4, INT8, BFLOAT16)에 특화되어 기존 AIE 대비 전력 효율이 향상됨.
  • PS (Processing System)
    • 신형 프로세서 코어가 탑재되었다.
    • (64비트) Cortex-A53 → Cortex-A72

8.2. 제품별 사양

8.2.1. Versal AI Edge Series

8.2.2. Versal AI Core Series

8.2.3. Versal Prime Series

8.2.4. Versal Premium Series

8.2.5. Versal HBM Series

8.2.6. Versal RF Series


9. Versal (Gen 2, 6 nm)

9.1. 아키텍처

  • PS (Processing System)
    • 2세대 Versal SoC의 경우 신형 프로세서 코어 및 신형 실시간 처리용 코어가 탑재되었다.
      • (64비트) Cortex-A72 → Cortex-A78AE
      • 32비트 Cortex-R5F → 64비트 Cortex-R52
    • GPU 추가: Mali-G78AE 그래픽 프로세서가 내장되어 디스플레이 처리 및 UI 렌더링이 가능해졌다.
  • 메모리 컨트롤러: DDR5 및 LPDDR5X 메모리 컨트롤러를 지원하여 1세대 대비 메모리 대역폭이 향상되었다.
  • AI 엔진: 차세대 AIE-ML v2 엔진이 탑재되어 데이터 타입 지원이 확장되고(MX6, MX9 등) 효율이 향상되었다.

9.2. 제품별 사양

9.2.1. Versal AI Edge Series Gen 2

9.2.2. Versal Prime Series Gen 2

9.2.3. Versal Premium Series Gen 2


10. 개발 보드

10.1. 레퍼런스 보드

10.2. 교육용 보드

10.3. 상용 보드

분류