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기업 목록은 각 문서에 서술반도체 제조사(종합반도체사 · 팹리스 · 파운드리 · 세미캡)
1. 개요
Process Design Kit파운드리가 자사 공정으로 집적 회로를 설계할 수 있도록 고객에게 제공하는 파일과 데이터의 묶음. 국내 언론에서는 대체로 "PDK(공정설계키트)"처럼 약어를 앞세우고 한글 풀이를 괄호로 붙여 쓴다.
반도체 산업이 설계(팹리스)와 제조(파운드리)로 갈라진 뒤, 설계자는 자신의 도면이 실제 공장에서 만들어질 수 있는지 직접 확인할 길이 없어졌다. 그래서 파운드리는 "이 규칙대로 그리고 이 모델로 시뮬레이션해 통과했다면 우리 라인에서 동작하는 칩이 나온다"는 약속을 파일 묶음으로 포장해 배포하는데, 이것이 PDK이다.
2. 구성
내용물에는 공정의 레이어를 정의하는 기술 파일(tech file), 지켜야 할 패턴 규칙(design rule)과 이를 자동 검증하는 스크립트, 파운드리가 실측으로 만든 소자의 SPICE 모델 등이 포함된다. 여기에 표준 셀 라이브러리나 IO 같은 기본 IP가 얹히기도 한다.이 파일들은 단독으로 돌아가는 물건이 아니라 EDA 툴에 물려서 동작하며, 어떤 EDA 툴을 지원하느냐 자체가 PDK의 사양에 속한다.
2.1. 설계 규칙(design rule)
디자인 룰은 실리콘이 정상 작동하기 위해 레이아웃 단계에서 지켜야 할 규칙들의 모음으로, 파운드리가 문서(Design Rule Manual)로 만들고, 이를 기계적으로 검증하는 DRC 런셋으로 코드화해 PDK에 싣는다.대표적인 규칙으로는 최소 선폭, 최소 간격, 패턴 밀도 등이 있다. 이러한 규칙을 어길 경우 가늘게 그린 배선이 끊기거나 이웃 패턴이 들러붙어 단락되는 등 노광/식각 과정에서 문제가 발생할 수 있다.
미세화로 노광 장비의 해상도 한계 또는 그 이하로 회로의 선폭이 축소됨에 따라 레이아웃의 정상적인 인쇄를 보장하기 위한 설계상의 제약 수가 증가하였다. 예를 들어 기본 패턴(mandrel)을 2번 복제하여 1/4 수준의 간격으로 회로 패턴을 형성하는 SAQP의 경우 실질적으로 로직 배선에 활용하려면 3-4번의 cut이 필요하고, 4-5번의 노광 사이의 상대 오차 및 각 노광의 정밀도 한계로 인한 결함 발생을 억제하기 위해 레이어당 수십가지 규칙이 추가되게 된다.
첨단 공정의 경우 디자인 룰의 수가 총 수백 개에서 수천 개 규모로 (수십 개 레이어 × 수십 개 규칙), 이쯤 되면 규칙 준수를 사람 눈으로 확인하는 것은 불가능하고 런셋을 사용하게 된다.
다만 모든 규칙이 절대적인 것은 아니다. 개별 규칙 중 통계적 안전 마진에 가까운 경우가 여럿 존재하여 실리콘 실측이 충분히 된 경우 칩의 특성을 개선하기 위해 마진을 깎는 일이 공식적으로 일어난다. 대표적인 것이 파운드리 스스로가 자기 규칙을 깨는 SRAM 비트셀로, 수억 번 반복되는 예측 가능한 규칙적인 패턴이라는 특성을 고려해 로직 영역보다 공격적인 전용 룰로 그려진다. 고객 쪽에는 개별 위반을 근거와 함께 파운드리에 승인받는 웨이버(waiver) 절차가 있다. 승인된 위반은 사인오프 문서로 남고 재검증 때 해당 위치만 자동 제외되는데, 이 관리 업무가 산업화되어 전용 툴이 나와 있을 정도이다.
한편 룰을 다 지켜도 특정 패턴이 수율을 떨어뜨리는 영역에서는 통과/불가의 DRC만으로는 부족하다. 그래서 선단 노드 PDK에는 위험 패턴에 점수를 매기는 DFM 덱과, 배선의 기생 저항과 용량을 뽑아 시뮬레이션에 되먹이는 추출 런셋이 함께 실린다.
2.2. 소자 모델
회로 시뮬레이션이 실물과 맞으려면 트랜지스터 모델이 실물과 맞아야 한다. 이를 위해 PDK에는 파운드리가 테스트 웨이퍼를 실측해 뽑은 모델 파라미터가 담긴다.모델 정확도가 가장 필요한 곳은 아날로그/RF 설계이다. 디지털 회로는 모델의 오차가 타이밍 손해 수준에서 끝나는 경우가 많지만 아날로그는 소자와 기생 성분의 미세한 수치가 기능 정확성과 성능을 직접 결정한다.
2.3. 표준 셀 라이브러리
표준 셀(Standard Cell)은 NAND, NOR, 플립플롭, 인버터 등 디지털 회로를 구성하는 가장 기본적인 논리 게이트들을 해당 공정의 설계 규칙에 맞게 미리 규격화하여 설계한 블록의 모음이다.동일한 논리 기능을 수행하는 셀이라도 레이아웃에 따라 면적, 속도, 전력 소모 등의 특성이 제각각이기 때문에 일반적으로 다양한 파생형이 제공된다.
2.4. 메모리 컴파일러
3. 버전
PDK에는 버전이 붙는데, 업계 바깥에서도 이 번호를 공정 성숙도를 읽는 신호로 삼는다. 소자 모델과 규칙은 테스트 웨이퍼가 돌 때마다 실측으로 보정되므로, 0.1과 0.5를 거쳐 1.0으로 가는 과정이 곧 공정이 양산에 다가가는 과정이기 때문이다.PDK 1.0은 대체로 파운드리가 이 규칙대로 설계하면 양산에서 뒤집지 않겠다고 약속하는 시점에 부여되고, 대형 고객의 양산 설계 착수 등이 대체로 이때 이뤄진다.
4. 기타
PDK는 공정 노하우가 수치로 담긴 문건이므로 개인이 아니라 기관 단위 NDA로만 배포되며, 국가 및 첨단 기술 여부에 따라 수출 통제 심사가 걸리기도 한다.이에 따라 대학 수업과 논문 재현 등 학술 목적으로는 가상의 PDK가 사용되기도 한다.
별개로 일부 레거시 공정에 한해 개인 또는 소규모 연구를 위한 오픈소스 PDK가 존재한다. 대표적인 오픈소스 PDK로 GlobalFoundries 180nm PDK, Skywater 130nm PDK가 존재한다.
5. 여담
- 파운드리가 새로운 미세 공정(예: 3nm, 2nm)을 발표할 때 보도자료 등에서 홍보하는 "전 세대 대비 성능 XX% 향상, 전력 소모 XX% 절감, 면적 XX% 축소" 같은 PPA 개선 수치는 일반적으로 양산된 실물 칩을 실측해서 얻은 수치가 아니라 표준 레퍼런스 블록(예: ARM CPU 코어 등)을 해당 공정 타겟으로 구현한 다음 파운드리가 개발 중인 PDK 초기 버전(v0.1~v0.5)에 실린 모델로 시뮬레이션하여 산출한 수치이다.