최근 수정 시각 : 2023-11-04 13:37:54

AMD K8 마이크로아키텍처


||<table bordercolor=black><table width=100%><bgcolor=white> 파일:AMD 로고.svg x86 CPU 마이크로아키텍처 ||
{{{#!wiki style="margin:0 -10px -5px; min-height:calc(1.5em + 5px); color: #fff;"
{{{#!folding [ 펼치기 · 접기 ]
{{{#!wiki style="margin:-5px -1px -11px; color: #000;"dark-style="color: #fff;"		<rowcolor=white> 등장 시기 패밀리 넘버
(10진법/16진법) 		설계 기반 이름 공정 노드
고성능 지향 마이크로아키텍처 목록
1996년 3월 - K5 K5 AMD 0.5 ~ 0.35 μm
1997년 4월 05 / 05h K6 K6 AMD 0.35 ~ 0.18 μm
1999년 6월 06 / 06h K7 K7-Athlon AMD 0.25 ~ 0.13 μm
2003년 4월 15 / 0Fh K8-Hammer AMD 0.13 μm ~ 65 nm
2007년 9월 16 / 10h K10 AMD 65 ~ 45 nm
2008년 6월 17 / 11h K8 + K10 Hybrid AMD 65 nm
2011년 6월 18 / 12h K10 Llano Common Platform Alliance SOI 32 nm
2011년 10월 21 / 15h Bulldozer Bulldozer Common Platform Alliance SOI 32 nm
2012년 8월 21 / 15h Piledriver Common Platform Alliance SOI 32 nm
2014년 1월 21 / 15h Steamroller Common Platform Alliance 28 nm
2015년 6월 21 / 15h Excavator Common Platform Alliance 28 nm
2017년 3월 23 / 17h Zen Zen GlobalFoundries 14 nm
2018년 4월 23 / 17h Zen+ GlobalFoundries 12 nm
2018년 6월 24 / 18h Hygon Dhyana GlobalFoundries 14 nm
2019년 7월 23 / 17h Zen 2 TSMC 7 nm
2020년 11월 25 / 19h Zen 3 TSMC 7 nm
2022년 2월 25 / 19h Zen 3+ TSMC 6 nm
2022년 9월 25 / 19h Zen 4 TSMC 5 ~ 4 nm
2024년 7월 26 / 1Ah Zen 5 TSMC 4 ~ 3 nm
미정 불명 Zen 6 미정
고효율 지향 마이크로아키텍처 목록
2011년 1월 20 / 14h Bobcat Bobcat TSMC 40 nm
2013년 5월 22 / 16h Jaguar Jaguar TSMC 28 nm
2014년 6월 22 / 16h Puma Common Platform Alliance 28 nm
}}}}}}}}} ||


파일:external/upload.wikimedia.org/AMD_Athlon64_FX.jpg

1. 개요2. 특징3. K9 마이크로아키텍처?4. 사용 모델

1. 개요

2003년에 발표된 AMD의 CPU 마이크로아키텍처.

2. 특징

  • 코어 레벨 (K7 대비)
    • 프론트 엔드/백 엔드 공통
      • x86 명령어 집합의 64비트 확장인 AMD64 도입
    • 프론트 엔드
      • 분기 예측 개선

          • - BHT(분기 히스토리 테이블)가 4096 → 16384 엔트리로 확장
          - K7 대비 예측 정확도 5-10% 증가
      • L1 ITLB가 24 → 40 엔트리로 확장

          • - 4K: 16 → 32 (↑)
          - 2M: 8 → 8 (=)
      • L2 ITLB가 256 → 512 엔트리로 확장
      • 디코더 개선 (명령어당 평균적으로 생성되는 uOp 수 감소)
    • 백 엔드
      • 정수 스케줄러가 18 엔트리(6x3) → 24 엔트리(8x3)로 확장
    • 메모리 서브 시스템
      • L2 DTLB가 256 → 512 엔트리로 확장

K8 마이크로아키텍처는 전작인 AMD K7 마이크로아키텍처을 개선한 것으로, 그 문서를 먼저 읽고 오는 게 좋다. 초기에는 옵테론과 애슬론 64 FX용 슬레지해머와 애슬론 64용 클로해머가 알려지면서 해머 아키텍처라 불리기도 했다.
  • 최초의 일반 사용자용 x86 호환 64비트 CPU. 여기서 사용된 64비트 명령어 집합의 이름을 AMD64라 불리며, 인텔의 EM64T는 이것을 라이선스했다. 인텔이 32비트와 64비트를 아예 다른 플랫폼으로 대응한 것과 대비되게 AMD는 32비트와 64비트가 호환되게 하였고 결국 시장과 사용자층에 이 전략이 유효하였다.
  • 메모리 컨트롤러를 CPU에 내장, K7 시절 대두된 메모리 대역폭 문제를 해결. 접근 대기 시간(레이턴시, latency)을 줄이는 이득까지 거둬 이후 인텔에서도 5년 뒤에 네할렘을 설계하면서 메모리 컨트롤러를 CPU에 내장한다.
  • 명령어 파이프라인이 10에서 12단계로 증가했다.
  • 정수 스케줄러를 18에서 24 엔트리로 확장했다.
  • 부동소수점 연산부에 SSE 연산 유닛을 하나 추가하여 총 2개가 되었다. 이 덕분에 128비트급 벡터 명령어의 처리 시간을 절반으로 줄일 수 있게 되었다.
  • 변환 색인 버퍼(Translation Lookaside Buffer, TLB)를 전체적으로 확장했다. L1 명령어 캐시 메모리 TLB는 24에서 40으로 L1 데이터 캐시 메모리 TLB는 32에서 40으로, L2 명령어와 데이터 캐시 메모리 TLB는 각각 256에서 512 엔트리로 확장했다.
  • 최대 L2 캐시 메모리 용량을 코어 당 512KiB에서 1MiB로 확장했다.
  • SSE2를 도입했고, 2005년 4월 개발 코드 이름 베니스를 통해 SSE3 지원도 시작했다.
  • 프로세서에 메모리 컨트롤러를 내장했다. DDR2 SDRAM 메모리 컨트롤러가 들어갔으며, 듀얼 채널로 구성했다.
  • 프로세서와 I/O 컨트롤러간 버스 인터페이스를 하이퍼트랜스포트로 대체했다.
  • 2005년 5월 31일, 애슬론 64 X2 제품군을 출시해 x86 진영 최초로 일반 소비자용 듀얼 코어 프로세서를 내놓았다.
  • 2007년 2월 개발 코드 이름 오를레앙을 통해 AMD-V 가상화 기술을 지원하기 시작했다.

등의 변화를 이루어냈다.

130nm 공정판을 시작으로 투입되었지만 수율이 좋지 않았기 때문에 2003년 4월에 서버 및 워크스테이션용인 "옵테론" 시리즈부터 먼저 투입되고, 일반 가정용은 5개월 뒤에 "애슬론 64" 시리즈로 늦게 투입되는 등 양산에 순조롭지 못했으나 2004년 이후 양산 문제는 점차 안정화되어 K7 아키텍처 시절 명품 CPU의 바톤을 이어받았다. 훗날 K10 아키텍처 기반의 페넘 시리즈가 등장할 때까지 계속 이용되었다가 2009년 중순 K10 기반의 애슬론 X2가 등장한 이후로 생산이 종료되었다. 후속 아키텍처는 AMD K10 마이크로아키텍처.

3. K9 마이크로아키텍처?

K8 아키텍처의 듀얼코어 프로세서를 특징으로 하여 재설계한 후 내놓을려고 했던 마이크로아키텍처로 본래 애슬론 64 X2 CPU의 기반이 된 아키텍처였다. IPC가 기존 K8 아키텍처와 같기 때문에 K8 Rev.F, K8 Rev.G라는 명칭으로도 사용되었지만, 약 6개월의 작업 후 K9 아키텍처라는 이름을 개념화 단계에서 취소했다고 한다.

여담으로 원래 K9 아키텍처부터 DDR2 메모리를 지원할 예정이었기 때문에 K8에선 DDR 메모리 지원만 할 계획이었다. 그러나 K9의 취소와 DDR2 메모리의 보급으로 인해 DDR2 메모리를 지원하는 K8 기반 프로세서와 AM2 소켓을 투입할 수밖에 없었고, 결국 취소되었다.

4. 사용 모델


분류