최근 수정 시각 : 2022-11-09 12:36:31

AMD K10 마이크로아키텍처


||<table bordercolor=black><table width=100%><bgcolor=white> 파일:AMD 로고.svg x86 CPU 마이크로아키텍처 ||
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고성능 지향 마이크로아키텍처 목록
1996년 3월 - K5 K5 AMD 0.5 ~ 0.35 μm
1997년 4월 05 / 05h K6 K6 AMD 0.35 ~ 0.18 μm
1999년 6월 06 / 06h K7 K7-Athlon AMD 0.25 ~ 0.13 μm
2003년 4월 15 / 0Fh K8-Hammer AMD 0.13 μm ~ 65 nm
2007년 9월 16 / 10h K10 AMD 65 ~ 45 nm
2008년 6월 17 / 11h K8 + K10 Hybrid AMD 65 nm
2011년 6월 18 / 12h K10 Llano Common Platform Alliance SOI 32 nm
2011년 10월 21 / 15h Bulldozer Bulldozer Common Platform Alliance SOI 32 nm
2012년 8월 21 / 15h Piledriver Common Platform Alliance SOI 32 nm
2014년 1월 21 / 15h Steamroller Common Platform Alliance 28 nm
2015년 6월 21 / 15h Excavator Common Platform Alliance 28 nm
2017년 3월 23 / 17h Zen Zen GlobalFoundries 14 nm
2018년 4월 23 / 17h Zen+ GlobalFoundries 12 nm
2018년 6월 24 / 18h Hygon Dhyana GlobalFoundries 14 nm
2019년 7월 23 / 17h Zen 2 TSMC 7 nm
2020년 11월 25 / 19h Zen 3 TSMC 7 nm
2022년 2월 25 / 19h Zen 3+ TSMC 6 nm
2022년 9월 25 / 19h Zen 4 TSMC 5 ~ 4 nm
2024년 7월 26 / 1Ah Zen 5 TSMC 4 ~ 3 nm
미정 불명 Zen 6 미정
고효율 지향 마이크로아키텍처 목록
2011년 1월 20 / 14h Bobcat Bobcat TSMC 40 nm
2013년 5월 22 / 16h Jaguar Jaguar TSMC 28 nm
2014년 6월 22 / 16h Puma Common Platform Alliance 28 nm
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1. 개요2. 상세
2.1. 배경2.2. 특징2.3. 사용 모델

1. 개요

2007년에 발표된 AMD의 CPU 마이크로아키텍처.

2. 상세

2.1. 배경

K10 마이크로아키텍처를 제대로 이해하려면 K7과 K8 마이크로아키텍처를 알고 보면 좋다. 2005년부터 존재가 알려지기 시작했고, 전체적인 틀은 K7부터 K10까지 대체로 유사한 편이라 초기에는 K8 Rev.H나 K8L로 불리기도 했으며, 바르셀로나 아키텍처라 부르기도 했다.

2006년 7월 21일, 경쟁사의 코어 2 시리즈가 투입되기 겨우 6일 전에 자사의 신제품을 2007년 중반에 투입될 예정이라고 공표했었다. 그러고 나서 8월 15일에 K10 마이크로아키텍처 기반의 쿼드 코어 프로세서 칩이 테이프 아웃 되었고, 12월 14일 Analyst Day 2006에서 구체적인 정보가 공개되면서 경쟁사보다 늦지만 예정대로 진행되는 듯 했다.

그러나 순탄치 않았는지 2007년 9월 10일에 들어서야 서버용 쿼드 코어 옵테론인 바르셀로나부터 겨우 출시되었으며, 일반 데스크톱용 쿼드 코어 페넘 시리즈인 아제나는 11월 19일에 들어서야 출시되었다. 경쟁사보다 무려 1년 넘는 늦은 시기에 투입됨으로써, 1999~2000년 당시와 정 반대의 입장이 되어버린 것이다.

2.2. 특징

파일:external/upload.wikimedia.org/1332px-AMD_K10_Arch.svg.png

AMD K10 마이크로아키텍처는 이전의 AMD K8 마이크로아키텍처를 개선한 것이다. 이땐 CEO로 헥터 루이즈가 재임했던 시절이라 한창 CPU 연구 역량이 약해지던 시기였다.
  • 쿼드 코어를 도입했다. AMD는 인텔이 코어2 듀오를 2개 붙여 멀티칩 모듈(Multi-chip Module, MCM) 구조로 설계한 코어2 쿼드와 비교하며 순수한 쿼드 코어 프로세서라 광고했다.
  • L3 캐시 메모리를 도입했다. 최대 용량은 2 MiB였다. 이에 대한 생산 단가와 성능의 균형을 위해 최대 L2 캐시 메모리 용량을 코어 당 1 MiB에서 512 KiB로 줄였다.
  • 명령어 프리페치 버퍼가 16에서 32바이트로 증가했다.
  • L1 명령어와 데이터 캐시 메모리 변환 색인 버퍼(Translation Lookaside Buffer, TLB)를 각각 40에서 48 엔트리로 확장했다. L1과 L2 캐시 메모리 간과 로드 스토어 유닛(Load-Store Unit, LSU) 큐와 L1 데이터 캐시 메모리간 대역폭도 확장하였다. 전체적으로 병목을 줄이는데 중점을 둔 설계를 하였다.
  • 512 엔트리의 간접 분기 예측 버퍼(Branch prediction Target Buffer, BTB)를 추가했다.
  • SSE 연산 유닛이 64비트에서 128비트로 확장되어 128비트 연산을 한 번에 처리할 수 있게 돼 부동소수점 연산 성능 효율이 향상되었다.
  • SSE4a 명령어를 처리하기 위해 고급 비트 연산(Advanced Bit Manipulation, ABM) 유닛을 정수 연산부에 하나 추가했다. AMD가 만든 명령어들은 시장 점유율면에서 인텔에 밀려 잘 안 쓰이다 보니 단명해 왔지만(3DNow!, SSE5 등) SSE4a 명령어는 의외로 살아남아 ZEN 마이크로아키텍처는 물론이고 인텔도 하스웰 마이크로아키텍처부터 도입했다.
  • 하이퍼트랜스포트 버스 인터페이스 클럭이 증가했다.
  • 전력 관리 수준이 개선되었다. 메모리 컨트롤러와 코어에 들어가는 전원 공급 장치를 분리했고, 부하에 따라 코어와 메모리 컨트롤러를 단 1사이클만에 전원을 끌 수 있도록 했다. AMD는 후자의 기술을 CoolCore 기술이라 불렀다.

2009년 1월 8일, K10 마이크로아키텍처를 45nm 공정으로 생산해 출시했다. 참고로 얼마 후 글로벌파운드리로 분할되었다. L3 캐시 메모리 용량이 대폭 증설되었고, 상대적으로 빈약했던 부동소수점 연산부가 보강되어 균형을 잡았으며, DDR3 SDRAM 컨트롤러가 처음 도입되었다. 45nm 공정 버전은 65nm 공정의 것에 비해 아키텍처면에서도 개선되었기 때문에 K10.5라고도 부르는 유저들도 있지만, 공식 명칭은 아니다. 주요 특징을 열거하자면 다음과 같다.
  • 부동소수점 스케줄러[1]를 36에서 48 엔트리로 확장했다.
  • 부동소수점 연산 장치에 SIMD 연산 유닛을 1개 추가했다.(2개 → 3개) 모든 부동소수점 연산 장치가 128비트 SIMD 연산에 대응할 수 있게 됐다.
  • 최대 L3 캐시 메모리 용량이 2 MiB에서 6 MiB로 증가했다.
  • DDR3 SDRAM 메모리 컨트롤러를 추가했다.
  • 2010년 4월 27일, 개발 코드 이름 투반부터 헥사 코어를 도입했다.

2.3. 사용 모델



[1] 부동소수점 연산 명령어가 연산 장치에 들어가기 전에 효율적으로 들어가지도록 관리하는 모듈.

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